Pendant plus d’un demi-siècle, l’industrie des semi-conducteurs s’est développée en suivant une règle simple : rendre les transistors plus petits.La réduction de la taille des fonctionnalités a permis d'obtenir des performances supérieures, une consommation réduite et un coût par transistor inférieur.Mais aujourd’hui, cette voie a atteint sa limite physique et économique.L'ère de la mise à l'échelle pure est révolue et une nouvelle ère de innovation structurelle et intégration 3D a commencé.

Le transistor lui-même subit une révolution architecturale complète.Du MOSFET planaire au FinFET, de la nanofeuille GAA à l'empilement CFET, chaque étape représente un passage du rétrécissement au reconstruire le transistor en trois dimensions.Il ne s’agit pas simplement d’une amélioration progressive : il s’agit d’une redéfinition complète de la manière dont les puces offrent des performances.

Les quatre générations d'architecture de transistor

1. Transistor planaire (2D traditionnel)
La structure plate classique, où le portail contrôle le canal par le haut.Il a dominé dès les premiers jours jusqu'à 40 nm et 28 nm.À mesure que les dimensions diminuaient encore, les courants de fuite et le contrôle électrostatique devenaient des problèmes insolubles.

2. FinFET (contrôle de porte 3D)
Le canal devient un « aileron » vertical, avec la porte s'enroulant sur trois côtés.Cela améliore considérablement le contrôle électrostatique, réduit les fuites et permet une réduction jusqu'à 7 nm, 5 nm et même 3 nm.FinFET est devenu le fondement de l’ère moderne des puces hautes performances.

3. Nanofeuille GAA (Gate-All-Around)
À 2 nm et moins, FinFET atteint sa limite.GAA remplace l'aileron par des nanofils ou des feuilles horizontaux empilés, entièrement entourés par la grille.Il offre un meilleur contrôle, une puissance inférieure et un courant de commande plus élevé.GAA est désormais la structure principale pour les puces de classe 2 nm chez TSMC, Samsung et Intel.

4. CFET (FET complémentaire)
La prochaine frontière : empiler verticalement les NMOS et les PMOS.CFET intègre deux transistors dans l'encombrement d'un seul, réduisant considérablement la surface et améliorant la densité.Il s’agit de l’évolution ultime de la mise à l’échelle des transistors avant que la véritable intégration du système 3D ne prenne le relais.

Pourquoi la mise à l'échelle seule ne fonctionne plus

• Les coûts de processus augmentent de façon exponentielle à chaque nouveau nœud
• Les fuites quantiques et les contraintes physiques renforcent les limites
• Le délai d'interconnexion et la consommation d'énergie dépassent la vitesse du transistor
• Les grosses puces monolithiques souffrent d'un faible rendement et d'un coût élevé

L’industrie l’a compris : la performance ne vient plus de transistors plus petits.Cela vient de de meilleures connexions, une architecture plus intelligente et une intégration verticale.

La nouvelle ère : trois niveaux d’innovation 3D

Les progrès des semi-conducteurs sont désormais définis par trois dimensions de la conception 3D :

• Transistors modèle 3D: FinFET, GAA, CFET – construire le transistor verticalement
• Empilement de périphériques 3D: Mémoire sur logique, liaison hybride, empilement SRAM
• Intégration du système 3D: Chiplet, packaging 2.5D/3D, intégration basée sur un interposeur

Ensemble, ils forment le 3D × 3D × 3D ère : le transistor, l’appareil et le système deviennent tous tridimensionnels.

DTCO : la nouvelle compétence clé

À la fin de la mise à l'échelle, Co-optimisation des technologies de conception (DTCO) devient critique.Cela signifie co-concevoir dès le départ l’architecture, la structure des transistors, le routage métallique et le packaging.Les entreprises les plus solides ne sont plus seulement des leaders en matière de processus : elles sont également des intégrateurs au niveau système.

L'efficacité du câblage, la puissance délivrée, la conception thermique et la densité de bande passante déterminent désormais les performances réelles du produit.

L'IA est la force motrice ultime

L’IA et le calcul haute performance exigent une bande passante, une efficacité énergétique et une densité sans précédent.Ces exigences ne peuvent pas être satisfaites par la mise à l’échelle traditionnelle.Ils nécessitent :

• Interconnexion mémoire-calcul à très large bande passante
• Efficacité énergétique extrême par opération
• Parallélisme massif et intégration dense

L’IA a contraint l’ensemble du secteur à abandonner la mise à l’échelle pure et à adopter une intégration hétérogène 3D complète.

Conclusion : l’avenir n’est pas plus petit, il est plus haut

L’ère du rétrécissement des transistors est en train de s’estomper.L’avenir des semi-conducteurs ne consiste pas à rendre les appareils plus petits, mais à construire des systèmes. plus haut, plus dense et plus intelligemment connecté.

Du Planar au FinFET en passant par GAA et CFET, le transistor a achevé son évolution.La prochaine bataille se déroulera en Intégration 3D, packaging avancé et conception au niveau du système.C’est ici que se décidera la prochaine décennie de leadership dans le domaine des semi-conducteurs.